Meno di un nanometro, ossia un milionesimo di metro. Il chip annunciato da IBM il 25 giugno 2026 è il primo al mondo sotto 1 nanometro. Il prototipo usa transistor a 0,7 nm, pari a un nodo da 7 angstrom, e introduce una nuova architettura tridimensionale chiamata “Nanostack”. Per il gruppo statunitense si tratta di un passaggio che punta a spostare in avanti il limite tecnico dei semiconduttori, in una fase in cui la miniaturizzazione tradizionale incontra ostacoli fisici sempre più stretti.
Il dato che IBM mette al centro è la densità: quasi 100 miliardi di transistor in un’area grande quanto un’unghia. Secondo l’azienda, il nuovo chip quasi raddoppia la densità del chip a 2 nm presentato nel 2021. Alle dimensioni si affiancano due promesse industriali rilevanti: fino al 50% in più di prestazioni oppure fino al 70% in più di efficienza energetica rispetto alla generazione precedente sviluppata dalla stessa IBM.
Non è solo una gara simbolica sul filo dei nanometri. La partita riguarda la capacità di continuare a far crescere potenza di calcolo, larghezza di banda ed efficienza in applicazioni che assorbono energia e richiedono memoria sempre più rapidamente: intelligenza artificiale generativa, infrastrutture cloud, elettronica avanzata e sistemi di calcolo specializzati. Per questo l’annuncio ha un peso che va oltre il laboratorio.
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Che cosa significa davvero “sotto 1 nanometro”
Nel settore dei semiconduttori, i nodi tecnologici non coincidono più da tempo con una misura geometrica semplice e diretta. Il numero associato a un nodo serve soprattutto a identificare una generazione produttiva. Anche per questo, quando IBM parla di 0,7 nm, il punto non è immaginare un transistor ridotto meccanicamente a una singola misura lineare, ma osservare il pacchetto di soluzioni tecniche che rende possibile un salto di densità e di comportamento elettrico.
L’annuncio, però, resta significativo. Per anni la soglia del nanometro è stata descritta come un confine critico per l’industria. Avvicinarsi alla scala atomica impone di gestire in modo molto più complesso dispersione, interconnessioni, materiali, dissipazione del calore e stabilità dei dispositivi. IBM sostiene di aver affrontato questo passaggio con una revisione dell’architettura, non con una semplice riduzione delle dimensioni.
Questo aiuta a capire perché il nome scelto, Nanostack, conti più del numero in sé. La direzione indicata è quella dell’integrazione verticale: meno espansione sul piano, più uso della terza dimensione. È un cambio di metodo che punta a prolungare la roadmap dei semiconduttori per almeno un altro decennio, secondo la previsione avanzata dalla stessa IBM.
Nanostack, il cuore del progetto
Il nuovo chip nasce da un’architettura che IBM descrive come il primo design tridimensionale a nanosheet del settore. In pratica, i transistor non vengono solo affiancati sul chip, ma anche sovrapposti e collegati in verticale attraverso un processo di integrazione sequenziale 3D. Questa scelta consente di aumentare la densità e, allo stesso tempo, di usare materiali differenti nei vari livelli sovrapposti.
Qui sta uno degli aspetti più interessanti dell’annuncio. Se i diversi strati possono essere ottimizzati in modo indipendente, i progettisti hanno più margine per bilanciare prestazioni e consumi. In altre parole, non tutto il chip deve obbedire allo stesso compromesso. Alcune parti possono essere spinte verso la velocità, altre verso l’efficienza energetica, altre ancora verso l’equilibrio tra le due.
IBM afferma di aver validato sperimentalmente questa architettura con tecniche di bonding dielettrico ultra-sottile nell’integrazione cmos, con la dimostrazione di capacità di ingegnerizzazione a doppio canale e con il funzionamento di inverter cmos in linea con le attese di switching. Sono dettagli tecnici che contano perché segnalano un passaggio dal concetto alla fattibilità fisica. Non parlano ancora di produzione di massa, ma indicano che il progetto non è rimasto sulla carta.
L’ultima innovazione di IBM nel campo dei chip segna una svolta epocale nel mondo dell’informatica, spingendo la tecnologia oltre l’era dei nanometri fino alla scala degli atomi. “Con la nostra nuova architettura nanostack, non ci limitiamo a realizzare transistor più piccoli, ma stiamo reinventando il modo in cui vengono costruiti i chip per garantire prestazioni e efficienza energetica notevolmente superiori”, ha affermato Jay Gambetta, direttore di IBM Research e IBM Fellow. «Questa innovazione, prima nel settore, prosegue la tradizione di IBM come leader nelle tecnologie di prossima generazione e getta le basi per la prossima era dell’informatica».
Prestazioni, consumi e nodo industriale
Le cifre diffuse da IBM sono ambiziose: fino al 50% in più di performance o fino al 70% di efficienza energetica in più rispetto al chip a 2 nm annunciato nel 2021.
Va letto bene anche questo passaggio. Le due grandezze non si sommano automaticamente. L’azienda dice che, a parità di condizioni progettuali, il nuovo approccio può essere orientato verso maggiore velocità oppure verso minori consumi.
Per il mercato, la seconda ipotesi è tutt’altro che secondaria. I grandi sistemi di ai e cloud non soffrono solo per la disponibilità di potenza di calcolo, ma anche per il costo energetico crescente dei data center. Un salto del 70% nell’efficienza, se tradotto in prodotti industriali reali, inciderebbe su costi operativi, dissipazione termica e sostenibilità delle infrastrutture.
La stessa logica vale per i dispositivi avanzati. Aumentare la densità dei transistor può voler dire più capacità in meno spazio, ma anche nuove pressioni su resa produttiva e affidabilità. Per questo il valore dell’annuncio si misurerà nel tempo sulla capacità di trasferire i risultati dal laboratorio alle linee di produzione, con costi e rese compatibili con il mercato.
La memoria sram e il peso dell’AI
IBM lega il progetto non solo alla logica di calcolo, ma anche alla memoria. L’azienda richiama risultati presentati al VLSI 2026 secondo cui l’architettura nanostack consentirebbe un miglioramento del 40% nello scaling della memoria sram. È un passaggio meno appariscente del numero “0,7 nm”, ma forse ancora più importante per le applicazioni legate all’intelligenza artificiale.
La sram è cruciale perché fornisce memoria molto veloce, vicina al calcolo. Nei carichi di lavoro dell’AI, soprattutto quando servono bassa latenza e alta banda, la disponibilità di memoria rapida e compatta diventa decisiva. Ridurre l’area occupata dalle celle sram può aiutare a costruire chip più densi ed efficienti, capaci di alimentare modelli e inferenze con meno colli di bottiglia.
Anche qui IBM prova a posizionarsi in un punto strategico della filiera: non solo transistor più piccoli, ma un’architettura in grado di sostenere l’intero equilibrio tra calcolo, memoria ed energia. È la differenza tra un annuncio centrato sulla ricerca pura e una proposta che guarda direttamente alle esigenze dei sistemi di ai generativa e delle piattaforme cloud.
Albany, High NA EUV e la rete dei partner
IBM colloca questa innovazione dentro un ecosistema industriale preciso. Il riferimento è il centro di ricerca di Albany, nello Stato di New York, dove l’azienda lavora con partner tecnologici su processi e strumenti avanzati. Tra questi c’è la futura installazione di un sistema di litografia ultravioletta estrema ad alta apertura numerica, la High NA EUV sviluppata da Asml.
La High na euv è considerata una delle tecnologie chiave per continuare a stampare circuiti sempre più piccoli con precisione sufficiente. IBM indica anche altri partner coinvolti nello sviluppo di processi e strumenti: Lam Research, Tokyo Electron e Screen Semiconductor Solutions. Il messaggio è chiaro: un salto di questa portata non dipende da un solo attore, ma da una catena di competenze che va dai materiali alle attrezzature, fino al design dei dispositivi.
Questo punto è rilevante anche sul piano geopolitico. I semiconduttori sono tornati al centro delle strategie industriali di Stati Uniti, Europa e Asia. Ricerca, fabbricazione e accesso alle macchine litografiche sono diventati temi di politica industriale e di sicurezza economica. Un annuncio come quello di IBM rafforza la posizione della ricerca statunitense nel segmento più avanzato dello scaling.
Oltre il laboratorio, verso la prossima fase
IBM rivendica una continuità storica che parte dai primi semiconduttori sviluppati negli anni Sessanta e arriva al chip a 2 nm presentato nel 2021. L’obiettivo, oggi, è dimostrare che la traiettoria non si è esaurita. Il chip sotto 1 nm serve a questo: mostrare che esiste ancora spazio tecnico per avanzare, anche se il prezzo dell’innovazione aumenta e richiede nuove architetture, non solo raffinamenti incrementali.
Resta un passaggio decisivo: trasformare una dimostrazione sperimentale in tecnologia produttiva. È il punto su cui si giocherà il valore industriale dell’annuncio. Le grandi innovazioni nei semiconduttori devono superare prove severe su resa, affidabilità, costi, software di progettazione, supply chain e capacità di integrazione con i processi esistenti.
Per ora IBM ha fissato un riferimento che pesa nella corsa globale ai chip. Ha scelto di farlo legando il risultato a tre parole chiave: densità, efficienza, integrazione 3D. Se le promesse annunciate il 25 giugno 2026 troveranno conferma nelle prossime fasi di sviluppo, il nodo sotto 1 nm non sarà soltanto un traguardo di laboratorio. Diventerà il segnale che la miniaturizzazione, da sola, non basta più: il futuro dei semiconduttori passa dall’architettura.
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